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在我们的日常生活中，我们会遇到各种类型的电子产品。带来电子产品生产革命的技术之一是“集成电路”。该技术通过增加每个芯片的逻辑门密度来减小电子产品的尺寸。今天我们有不同类型和配置的 IC。正如我们观察周围的情况，我们发现有些 IC 只能用于一种特定应用，而有些 IC 可以重新编程并用于各种应用。这些类型的 IC 被称为 ASIC。但它们有何不同呢？如何对它们进行重新编程？为什么有些IC无法重新编程？继续寻找这些问题的答案。
什么是ASIC（专用集成电路）？
ASIC 的全称是专用集成电路。这些电路是特定于应用的，即为特定应用量身定制的 IC。这些通常是根据特定应用程序的要求从根级别设计的。一些基本的专用集成电路示例是玩具中使用的芯片、用于存储器和微处理器接口的芯片等……这些芯片只能用于其设计的一种应用。据推测，这些类型的 IC仅适用于那些大批量生产的产品。由于 ASIC 是从根本上进行设计的，因此成本较高，仅建议用于大批量生产。
ASIC 的主要优点是减小了芯片尺寸，因为电路的大量功能单元构建在单个芯片上。现代ASIC通常包括32位微处理器、存储块、网络电路等......这种类型的ASIC被称为片上系统。随着制造技术的发展和设计方法研究的增加，不同定制级别的ASIC被开发出来。
ASIC芯片是用于供专门应用的集成电路（ASIC锁存器和触发器的区别， )芯片技术，在集成电路界被认为是一种为专门目的而设计的集成电路。ASIC芯片技术发展迅速，ASIC芯片间的转发性能通常可达到1Gbs甚至更高，于是给交换矩阵提供了极好的物质基础。
ASIC芯片技术所有接口模块（包括控制模块）都连接到一个矩阵式背板上，通过ASIC芯片到ASIC芯片的直接转发，可同时进行多个模块之间的通信；
每个模块的缓存只处理本模块上的输入输出队列，因此对内存芯片性能的要求大大低于共享内存方式。
总之，交换矩阵的特点是访问效率高，适合同时进行多点访问，容易提供非常高的带宽，并且性能扩展方便，不易受CPU、总线以及内存技术的限制。大部分的专业网络厂商在其第三层核心交换设备中都越来越多地采用了这种技术。
ASIC 的类型
ASIC 根据允许程序员在芯片上进行的定制量进行分类。
完全定制
在这种类型的设计中，所有逻辑单元都是针对特定应用量身定制的。即设计者必须专门为电路制作逻辑单元。所有互连掩模层都是定制的。因此，程序员无法更改芯片的互连，并且在编程时他必须了解电路布局。
全定制 ASIC 的最佳示例之一是微处理器。这种类型的定制允许设计人员在单个 IC 上构建各种模拟电路、优化的存储单元或机械结构。这种 ASIC 的制造和设计成本高昂且非常耗时。设计这些 IC 所需的时间约为八周。
这些通常用于高级应用程序。最高性能、最小化面积和最高程度的灵活性是全定制设计的主要特点。最终，设计中的风险很高，因为所使用的逻辑单元、电阻器等电路元件没有经过预先测试。
半定制
在这种类型的设计中，逻辑单元取自标准库。即，它们不是像完全定制设计那样手工制作的。有些掩模是定制的，而有些则是从预先设计的库中获取的。根据从库中获取的逻辑单元的类型以及允许互连的定制量，这些 ASIC 分为两种类型 - 基于标准单元的 ASIC 和基于门阵列的 ASIC。
1）。基于标准单元的 ASIC
要了解这些 IC，首先让我们了解标准单元库代表什么。一些逻辑单元如与门、或门、多路复用器、触发器是由设计者使用不同的配置预先设计的，标准化并以库的形式存储。该集合被称为标准单元库。
在基于标准单元的过程中，使用来自这些标准库的 ASIC 逻辑单元。ASIC芯片上的标准单元区域或灵活块是由以行的形式排列的标准单元组成的。除了这些灵活的块之外，片上还使用了微控制器甚至微处理器等巨型单元。这些巨型单元也称为巨型功能、系统级宏、固定块、功能标准块。
上图表示具有单个标准单元区域和四个固定块的标准单元 ASIC。掩模层是定制的。在这里，设计人员可以将标准单元放置在芯片上的任何位置。这些也称为 C-BIC。
2）。基于门阵列的 ASIC
这种类型的半定制 ASIC在硅晶圆上具有预定义的晶体管，即设计人员无法更改芯片上晶体管的放置位置。基本阵列是门阵列的预定义模式，基本单元是基本阵列的最小重复单元。
设计者只需使用芯片的前几个金属层来改变晶体管之间的互连。设计者从门阵列库中进行选择。这些通常称为掩模门阵列。基于门阵列的 ASIC 分为三种类型。它们是通道门阵列、无通道门阵列和结构化门阵列。
a).通道门阵列
在这种类型的门阵列中，晶体管行之间留有布线空间。这些与 CBIC 类似，因为为块之间的互连留有空间，但在通道门阵列中单元行的高度是固定的，而在 CBIC 中该空间可以调整。
该门阵列的一些主要特征是：该门阵列使用行之间的预定义空间进行互连。制造时间为两天到两周。
b).无通道门阵列
如通道门阵列中所示，单元行之间没有剩余空间用于布线。这里的布线是从门阵列单元上方完成的，因为我们可以定制金属 1 和晶体管之间的连接。对于布线，我们将位于布线路径中的晶体管保留为未使用。制造周期约为两周。
C）。结构化门阵列
这种类型的门阵列具有嵌入式块以及门阵列行，如上所示。结构化门阵列具有较高的CBIC面积效率。与掩模门阵列一样，它们具有更低的成本和更快的周转速度。这里，嵌入函数的固定大小对结构化门阵列造成了限制。例如，该门阵列是否包含为 32k 位控制器保留的区域，但如果在应用中我们只需要 16k 位控制器的区域，则剩余区域就会被浪费。所有门阵列的周转时间为两天到两周，并且全部都有定制的互连。
可编程专用集成电路
有两种类型的可编程 ASIC。它们是PLD和FPGA
PLD（可编程逻辑器件）
这些是现成的标准电池。我们可以对PLD进行编程来定制应用程序的一部分，因此它们被视为ASIC。我们可以使用不同的方法和软件来对 PLD 进行编程。它们包含规则的逻辑单元矩阵，通常是可编程阵列逻辑以及触发器或锁存器。这里互连作为单个大块存在。
PROM 是这种 IC 的常见示例。EPROM 使用 MOS 晶体管作为互连，因此通过施加高电压我们可以对其进行编程。PLD 没有定制的逻辑单元或互连。这些设计周转速度很快。
FPGA（现场可编程门阵列）
PLD 具有可编程阵列逻辑作为逻辑单元，而FPGA具有类似门阵列的排列。PLD 比 FPGA 更小、更简单。由于其灵活性和特性，FPGA 正在微电子系统中取代TTL。设计周转仅需几个小时。
核心由可编程基本逻辑单元组成，可以执行组合逻辑和时序逻辑。我们可以使用一些方法对逻辑单元进行编程和互连。基本逻辑单元被可编程互连矩阵包围，核心被可编程 I/O 单元包围。
FPGA通常由可配置逻辑块、可配置I/O块、可编程互连、时钟电路、ALU、存储器、解码器组成。
我们已经看到了可用的不同类型的 ASIC。现在让我们了解所有这些定制和互连何时在制造过程中完成。
专用集成电路 (ASIC) 设计流程
ASIC 的设计是逐步进行的。这种步骤顺序称为ASIC 设计流程。下面的流程图给出了设计流程的步骤。
设计输入：在这一步，使用VHDL、和 等硬件描述语言来实现设计的微架构。
逻辑综合：在此步骤中，使用 HDL 准备要使用的逻辑单元的网表、互连类型以及应用程序所需的所有其他部分。
系统分区：在此步骤中，我们将较大尺寸的芯片划分为 ASIC 大小的部分。
布局前仿真：在此步骤中，进行仿真测试以检查设计是否存在错误。
布局规划：在此步骤中，网表块被排列在芯片上。
放置：在这一步决定块内单元的位置。
路由：在此步骤中，在块和单元之间建立连接。提取：在这一步锁存器和触发器的区别，我们确定互连的电阻值和电容值等电气特性。
布局后仿真：在提交制造模型之前，进行此仿真以检查系统在互连负载下是否正常运行。
ASICs代表特定于应用的集成电路，指的是针对特定应用而设计的半导体解决方案，与其他解决方案（如现场可编程门阵列（fpga））不同，现场可编程门阵列（fpga）可多次编程以执行不同的功能。ASIC有时也被称为SoC（片上系统）。
ASIC的设计之旅是一条漫长而曲折的道路，它将你从一个概念带到一个工作的硅。虽然最终产品通常非常小（以平方毫米为单位），但整个过程非常有趣，充满了挑战和权衡，设计师需要绞尽脑汁才能做出最好的工程设计。这篇文章将试图阐明从ASIC设计规范到设计流水作业的ASIC设计流程中的不同步骤，并强调每个步骤所涉及的重要决策和活动。虽然每个步骤的复杂性可能取决于EDA供应商的选择、设计应用程序以及技术节点，但顺序基本上保持不变。图1显示了ASIC设计流程的流程图。
ASIC
ASIC设计流程的第一步是在开始设计之前定义产品的规格。这一阶段通常包括与潜在客户进行市场调查，以确定需求，并与技术专家交谈以判断未来趋势。后者尤其重要，因为ASIC设计周期可能在6个月到2年之间。因此，重要的是要预见和预测未来1-2年内的趋势，如果一个人需要向广泛的消费者销售他们的产品。
这项市场调查转化为高水平的产品规格，如您打算用ASIC做什么的顶级功能，您想要实现的特定计算算法，使产品吸引客户的时钟频率，封装类型-球栅阵列（BGA）或CSP（芯片规模封装）等。，电源、有助于与外部世界连接的通信协议、您希望产品工作的温度范围。
制定一个全面和正确的规范通常为ASIC设计奠定了坚实的基础。技术规范需要随着时间的推移对技术要求进行细化，但以明确的方式涵盖这些信息是很重要的。
ASIC
在删减规范之后，现在是将整个ASIC或SOC的功能划分为多个功能块的时候了。架构师喜欢集思广益地讨论架构的许多可能选项，并在考虑性能影响、技术可行性以及成本和时间方面的资源分配时讨论它们的优缺点。一个好的架构专注于收集ASIC芯片的最佳性能，同时最小化硬件资源，这直接有助于将芯片的总体成本保持在分配的预算内。在此阶段，架构师定义不同功能块之间的关系，并为每个功能块分配时间预算。所有这些技术细节都包含在架构文档中。
一旦您对所需的所有功能块有了较高的了解，那么就应该谨慎地确定关键模块，并可能就是否需要重新使用以前项目中的这些IP、对现有IP进行必要的更改或从其他方获得它们。
硬件和软件块之间的划分也是ASIC设计阶段的一个关键部分。设计是用C++或C语言的高级编程语言来捕获的。
Logic and
他的步骤是指ASIC设计流程的前端部分，包括用、VHDL或等硬件描述语言对每个功能块的数据流进行编码。功能块之间的交互也被编码。逻辑设计通常包括：
组合逻辑 Logic：
组合逻辑通常指布尔组合门，如OR、AND、NAND、NOR等。虽然这些门很简单，但它们可以组合起来执行复杂的数字运算。
序列元素 ：
序列元素通过临时存储其输出，在执行不同功能的不同组合逻辑云之间的接口中起着关键作用。这些时序元件，如触发器和锁存器也被称为存储器元件，由时钟的同步或控制信号控制。触发器和锁存器都是双稳态元件，因为它们有两种稳定状态：0或1。
有限状态机（FSMs） State (FSMs)：
它们是顺序逻辑的高级抽象，可以在硬件和软件中实现。有限状态机模拟数字机器对一组输入的响应，以产生确定的一组输出，是逻辑设计者的重要组成部分。
算术逻辑块 Logic ：
算术运算是计算逻辑的核心，通常是高性能CPU核心性能的瓶颈。算术运算包括加法、减法、乘法和除法。这些电路有很多种可能的实现方式，它们在性能、面积和功率之间进行权衡。逻辑设计者可以选择一个最适合他们的应用程序来优化一个或多个参数。
数据路径设计Data-path ：
除了上述元素的编码组合外，硬件描述语言（hdl）可以像编程语言一样以抽象的方式对数据路径设计进行建模，这种方法可以被EDA工具正确地解释。这些可以是多路复用、解码、case语句等。
模拟设计 ：
除了数字逻辑之外，ASIC还可以有许多模拟组件来帮助与现实世界接口，并且可以包括温度传感器、模数转换器（ADC）和数模转换器（DAC），最重要的是时钟产生单元锁相环（pll）。
与逻辑设计并行，验证团队需要制定验证计划或数字和模拟逻辑组件，并创建测试平台，以便能够测试所有可能的角落情况的设计，以确保正确的功能，需要与规范一致。编写RTL通常占整个设计周期的10-20%，而验证占80-90%的时间。
这是指后端设计周期。如果后端设计和前端设计只有一个区别，那就是延迟。前端设计虽然认识到了逻辑延迟和速度，但在RTL编码和验证的大部分工作中却忽略了这一点。而另一方面，物理设计从一开始就看到了真正的延迟。物理设计流程进一步细分为：
合成读取RTL代码（.v或.sv文件）以及标准单元的物理库，其中可能包含-延迟信息（.lib文件）、单元内的物理尺寸和元组层信息（.lef文件）和其他约束文件，以将行为或数据流代码转换为实实在在的物理标准单元门。请注意，2:1多路复用器有许多可能的实现，而综合负责对性能、功率和面积进行合理的权衡，以得出考虑到这些限制的最佳实现。作为2:1多路复用器的示例，一种可能的实现如下：
平面规划
布局规划步骤正式化并细化了在架构（）规划步骤中首次出现的平面图。在这一步中，整个模具区域被划分为物理分区，并在成型时考虑到区域要求、顶层数据和控制总线的流动、未来增长的可能性。管脚和端口被指定一个粗略的位置，可以根据位置和路由结果进一步细化。
对于物理设计工程师来说，并行处理一个以上的平面图是很常见的，并试图评估哪一个最适合总体设计的QoR（结果质量）。这通常是物理设计周期中最关键的一步，需要多次迭代。考虑到它对路由 , cell , QoR and DRCs拥塞、单元密度、时间QoR和DRC的长期影响，在这里花费的任何额外时间都是值得的。
一个强大的功率交付-解决静态和动态红外衰弱也是一个关键的功能规划步骤。
安置
在放置期间，所有标准单元都放置在站点行的合法位置。这一步的目标是最小化导线长度，同时确保最佳布局，这将有助于更快的定时收敛。
在此步骤中没有铺设真正的路线。通过一个称为全局路由的步骤来估计路由，在这个步骤中，它估计总的线路长度和全局路由拥塞。许多现代布局引擎能够考虑SAIF或VCD文件的切换活动，并尝试优化布局以获得更低的动态功率。
Clock Tree
到目前为止，时钟网络是理想的。在时钟树合成过程中，时钟被传播并且时钟树被使用时钟缓冲器合成。这一步的主要目标是在最小化时钟偏差的同时实现最佳的时钟延迟。设计最佳时钟树的算法有很多种——H树、树等。除此之外，还可以选择时钟树网格、多源时钟树综合或传统的单点时钟树综合，这些方法在动态功率、路由资源和OCV调整等方面进行了权衡。
时钟是本设计中开关频率最高的信号，时钟缓冲树占专用集成电路动态功耗的75%以上。架构可以支持时钟门控关闭芯片的空闲部分，以节省动态功耗。
随着所有实例的放置和时钟的路由，现在是时候路由信号网络了。现代工艺支持10-12金属层堆叠，M0-M1为标准单元布线预留。用于详细路由的算法通常是一个美化的迷宫路由器，并添加了约束，以确保更快的运行时间。元组资源被划分为元组路线的合法位置。详细布线的目的是确保最少的绕道，因为这些可能会影响时间，并确保最小的DRC（设计规则检查）违规，如开路、短路等。此步骤执行多个搜索和修复循环（10-20），以保持总体DRC计数较低。
and
逻辑验证确保功能正确，物理验证确保布局正确。物理验证检查增加了，包括-DRC（设计规则检查）、LVS（布局与原理图）、电迁移、静电放电违规（ESD）、天线违规、模式匹配（PM）违规、短路、开路，漂浮网等（- DRC ( Rule ), LVS ( ), , - (ESD), , Match (PM) , , Opens, nets etc.）。重要的是要跟踪这些违反的地方和路线，以避免任何意外前几天关闭。
时序验证通过确保设计中所有时序路径都满足设置和保持，验证芯片以指定频率运行。ASIC设计是一个复杂的工程问题，从概念到硅都要经历很多步骤。虽然有些步骤更像是艺术而不是工程（如平面布置图），但其他一些步骤需要合理的工程权衡（如物理设计和时间安排）。随着对更好性能和缩短上市时间的需求增加，ASIC设计流程在未来十年将继续变得更加复杂。然而，核心动机和设计理念将保持不变。
ASIC 的示例
了解了 ASIC 的不同特性后，现在让我们看一些 ASIC 的示例。
标准单元ASIC：LSI Logic公司的LCB 300k、500k，ABB Hafo公司的SIG1、2、3系列，GCS 的。
门阵列产品： 的 、 的 、Texas 的 TGC/TEC 系列。
PLD 产品： Micro 的 PAL 系列、 的 GAL 系列、 的 和 EPLD。
FPGA产品：的、、、系列，的，的。
ASIC的应用
ASIC 的独特性彻底改变了电子产品的制造方式。这些减小了芯片尺寸，同时增加了每个芯片的逻辑门密度。ASIC 通常是高级应用的首选。ASIC 芯片用作卫星、ROM 制造、微控制器以及医疗和研究领域各种类型应用的 IP 核。ASIC 的趋势应用之一是比特币矿工。
比特币矿工
加密货币的开采需要更大的功率和高速硬件。通用CPU无法在高速下提供如此高的计算能力。ASIC 比特币矿机是内置于专门设计的主板和电源中的芯片，构建为一个单元。它是专门为比特币挖矿而设计的硬件，一直到芯片级别。这些单元只能执行单一加密货币的算法。对于不同类型的加密货币，我们可能需要另一个矿工。
ASIC 的优点和缺点
ASIC 的优点包括以下几点。
ASIC 的缺点包括以下几点。
ASIC 与 FPGA
ASIC 和 FPGA 之间的区别包括以下几点。
专用集成电路
FPGA
不可重新编程
可重新编程
大批量生产的首选
小批量生产的首选
这些是特定于应用的
用作系统原型
节能需要更少的电力